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     文件中包含了2020年乐鑫科技的数字IC笔试题，可以用来学习借鉴。乐鑫信息科技（上海）有限公司于2008年4月29日在自贸区市场监督管理局登记成立。公司经营范围包括计算机硬件的研究、开发，计算机软件的研发等。

     // 乐鑫科技2021提前批软件类笔试 // 题目大意:构建家族树，输出两个家族成员的辈分，亲属关系，其中亲属关系，父子为1.兄弟为2 // 输入：第一行：三个整型，家族成员数量，成员1，成员2 // 之后按家族成员数量输入 ...

       1.   setup time、hold time 含义，并说明setup time和hold time会出现负值的原因 setup time是指在触发器的时钟信号触发之前，数据需要稳定不变的时间 hold time ...

     整理乐鑫科技2021届招聘的数字IC提前批笔试题，并做了部分答案和解析，有问题的地方欢迎一起探讨。 一．单选题 1.关于跨时钟域电路的设计，以下说法正确的是: A...

     1/10［单选｜3分］ 十六进制数0x12345678为big-endian格式，对应的little-endian格式是： 0x87654321 0x78563412 0x56781234 其他都不正确 2/10［单选｜3分］ X,Y是两个无符号定点小数，X的位宽 6bit,最低4bits是...

     文章目录【单选 |3分】1. 下面对于verilog中的always块描述错误的是()2. 模拟信号转换成数字信号需要经历( )这四个过程3. 数字下采样的一般处理流程是( )，数字上采样的一般处理流程是( )4. 实现以下( )CMOS电路基本...

     单选题（每题2分 共20题） 1.状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（ ） A一段式寄存器输出，易产生毛刺，不利于时序约束； B二段式组合逻辑输出，不产生毛刺，有利于时序约束；...

     文件中包含了2020年乐鑫科技的数字IC笔试题，可以用来学习借鉴。乐鑫信息科技（上海）有限公司于2008年4月29日在自贸区市场监督管理局登记成立。公司经营范围包括计算机硬件的研究、开发，计算机软件的研发等。 相关...

     单项选择（3 分） 1.以下关于 System Verilog 的描述， 正确的是 A sv 中可以用 logic 代替 Verilog 中的 wire 和 reg 类型 B sv 中， 定义成 reg 的信号会被综合成触发器 C sv 中的 function 语言不可被综合 ...

     在第一段代码中，LFSR（线性反馈移位寄存器）的计算是在 always @(*) 块内部进行的。这里使用了组合逻辑的方式，并不受时钟信号的影响，因此是在数据信号变化时立即触发的，是并行计算的。每次数据信号 data_in 变化...

     中国大陆芯片设计企业名单 安徽 安徽灵芯微电子科技有限公司 安徽安徽赛腾微电子有限公司 安徽安徽省中电精彩微电子有限公司 安徽池州睿成微电子有限公司 合肥大唐存储科技有限公司 安徽合肥东芯通信股份...

     兆易创新、国芯、士兰、晶晨、卓胜、澜起、博通、瑞芯、全志、复旦、贝岭、中颖、聚辰、乐鑫、晶丰、睿创、富瀚、景嘉、欧比、晶门、国科、君正、富满、国民、国微。 其它： 华芯通(高通) 飞腾(ARM) 海光(AMD) 龙芯 ...

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